السلام عليكم
سؤالي هو حول ال Restricted State في ال S-R Latch لماذا لا يمكننا ان نجعل S = R = 1 ؟ ؟؟؟؟
سيقول لي شخص ما : ببساطة لأن ال output سيكون Q = Q' = 0 وهذا يخالف المنطق
ولكن هذا جواب غير منطقي لأن تسمية الناتج ب Q , Q' هي تسميه نحن اخترعناها فاذا قمنا بتسميتها مثلا Q , Z فلن يكون هناك أي سبب يمنع S = R = 1
اتمنى ان يكون سؤالي واضح
سلام
اقتباسسؤالي هو حول ال Restricted State في ال S-R Latch لماذا لا يمكننا ان نجعل S = R = 1 ؟ ؟؟؟؟
بكل بساطة لأننا نريد ذلك :)
بصفة عامة في الإلكترونيات سواء الديجيتال أو الأنالوج
نحن من نضع المعايير لأنفسنا و نلتزم بها
فتم الإصطلاح على أن يكون الSR Latch في حالتين إما Q= 0 and Q' = 1
أوQ= 1 and Q'= 0
بالإضافة إلى ذلك إذا كنت تتعامل مع خرج الSR و تريد الحصول على Q' فيمكنك التعامل مع Q' Output Port مباشرة
دون الحاجة إلى إضافة inverter إلى الQ output port طالما أنك تثق أن الجزء الاخر من النظام ملتزم بألا يدخل الLatch في الRestricted State
تم تعديل هذه المشاركة بواسطة Usama Fayez في 11 ديسمبر 2008 في 18:31
المتواجدون خلال آخر دقيقتين · يتحدّث كل ٣٠ ثانية
جارٍ التحقق من المتواجدين…